Intel i80x86 CPU Architecture

1. Intel i8086/i8088 Microprocessor

CPU 내부 구조(Internal Architecture)

Memory Mapping

16-bit Segment Register (CS, DS, SS, ES)
16-bit 범용 Register (AX, BX, CX, DX, BP, SI, DI, SP)
16-bit IP, 16-bit Status Register(Flag Status)

16-bit Address Bus와 16-bit Data Bus(i8088의 경우는 8-bit)를 갖는다.

1.1.2 Memory 구조

Access 가능 주소 공간은 1MB( 2^20=1048576 byte) 이다.
Segmentation 지원

Segmentation은 Program을 여러 조각(Segment)으로 나누어 Memory 관리를 하는 Memory 관리 기법이다.

Segmentation에서 Program의 Memory 참조(논리주소)는 Segment의 Base(시작) 주소와 Offset Address로 한다.

Segment에는 Code Segment, Data Segment, Stack Segment가 있다.

각 Segment의 Base(시작) 주소는 해당 Segment Register로 지정되며, 각 Segment 내의 주소 지정은 Offset Address로 주어진다. offset은 Code Segment의 경우, IP Register에 지정되며, Stack Segment의 경우, SP Register에 지정된다. 따라서, Segment의 크기는 64 KB 이내이다.

Segment의 Base Address는 각각 Segment Register(CS, DS, SS, ES)의 값이 4-bit 왼쪽으로 쉬프트된 값(16배)으로 지정되며, Offset Address는 IP, BP, BX, SP, SI, DI Register 등에 지정된다.

Program에서 사용하는 주소를 '논리주소(Logical Address)'라 하는데, 이는 'Segment Base와 offset'으로 구성된다.

Intel Processor의 경우, 물리적 Memory는 8-bit 바이트의 연속으로 구성되며, 각 바이트에는 유일한 주소가 할당되는데 이를 Physical Address(물리주소)라 하며, Address Bus에 실리는 주소가 바로 이 Physical Address이다.

Physical Address = Segment *10H +offset

i8086/i8088의 Memory map은 다음과 같다.

Reset Vector(Cold Start Vector) = FFFF0 ( FFF:0000, CS=FFFF, IP=0000 )

1.1.3 I/O Interface

I/O-Mapped I/O와 Memory-Mapped I/O의 두 가지 방식을 지원한다.
Memory-Mapped I/O 방식의 경우, 주소공간은 1MB이며, Memory 조작에 허용되는 모든 명령이 지원된다.
I/O-Mapped I/O의 경우, 64KB(16-bit) I/O 주소공간을 지원하며, 지원명령은 IN과 OUT 뿐이다.
입출력 Interface의 경우, CPU를 거치지 않고 입출력 장치와 Memory 사이의 직접 Data 전달을 지원하는 DMA(Direct Memory Access)가 있다.
IN과 OUT에 대해 Direct I/O와 Indirect I/O 명령의 두 종류가 있다.

Direct I/O : IN Acc, Port; OUT Port, Acc
Indirect I/O : IN Acc, DX; OUT DX, Acc

Parallel Interface : 8255 PPI(Programmable Peripheral Interface)
Serial Interface : NSC8250 UART
8251A USART(Universal Synchronous/Asynchronous Receiver/Transmitter)

1.1.4 Interrupt System

1. Interrupt 종류

Hardware Interrupt : CPU의 NMI와 INTR 핀으로 인식되는 외부 Interrupt

Software Interrupt : INT 명령으로 발생된다.

내부 Interrupt : 명령 수행시 fault로 발생(Overflow, Divide by 0, Breakpoint, Single step)

총 Interrupt 지원 가능 수는 256개이다.

2. Interrupt 우선 순위

내부 Interrupt(fault) > NMI > Software Interrupt > Hardware Interrupt

같은 우선 순위의 Interrupt에서는 타입넘버(0∼255)가 작은 것이 우선 순위가 높다.

보통 타입넘버 중 0, 1 ,3, 4에 내부Interrupt, 2에 NMI가, 32∼255에는 Software 및 Hardware Interrupt가 할당된다(5∼31은 추후 사용을 위해 예약됨).

우선 순위 Interrupt만, 현재 수행되는 Interrupt 처리 루틴 수행 중에도 인지된다.

3. Interrupt Vector Table(Interupt Vector Table; IVT)

Interrupt 처리 Interface 구조로 Interrupt Vector Table을 사용한다.

Interrupt Vector Table에는 256개까지의 Interrupt Handler 주소 4바이트(CS, IP)가 저장된다.

다음 Fig-은 i8086/i8088 CPU의 Interrupt Vector Table 구조를 보여준다.

Interrupt 가능/불능(Enable/Disable)

Hardware Interrupt만 인식 불능으로 할 수 있으며, 이는 IF Flag가 set(IF=1)되면, Hardware Interrupt가 인식될 준비 Status가 된다. 만약 IF=0 이면, 추가적인 Hardware Interrupt 인식은 불가능하다.
STI(IF=1), CLI(IF=0) 명령으로 IF를 변경할 수 있으므로, STI 명령으로 Hardware Interrupt 인식 준비가 된다.

Interrupt Controller (i8259A)

여러 개의 외부 장치의 Hardware Interrupt를 지원하기 위해 Interrupt Controller를 사용한다.
I/O의 Interrupt 요구로 Intrrupt Type을 출력한다.

1.1.5 Real-mode

Real-mode는 Hardware와 Memory 보호 mechanism이 없어, 명령 수행에 아무런 제약을 받지 않는다.
입출력 명령어 등의 사용에 제약이 없으며, Memory 공간의 임의의 위치에 접근할 수 있다.
논리주소와 Physical Address 사이의 관계가 고정되어, 이동가능 Memory나 가상 Memory 등을 구현하기 어렵다.

1.1.6 DOS의 Memory map

1.2. Protected Mode

1. i80286 Architecture

Real-mode와 Protected-mode의 두 종류 -mode가 지원된다.
Real-mode는 i8086/i8088 -mode와 완전한 호환이며, 차이점은 i8086/i8088에 비해 명령 수행 속도가 빠르며, 확장된 Real-mode 명령이 몇 개 더 지원되는 것뿐이다.
Protected-mode는 Memory 관리 및 명령 수행에 특권 Level에 따른 보호가 주어진다.

2. Protected-mode

1. 16-bit Segment Register (CS, DS, SS, ES)

Protected-mode시, 이 Register는 Selector라 하며, Selector는 LDT나 GDT 내의 해당 Segment Descriptor의 offset 위치 주소를 지정하는 역할을 한다.
Selector 구조


15 3	2	1 0
INDEX	TABLE	RPL
Fig- A.6 80286 Selector 구조

RPL(Required Privilege Level) : 0인 경우 최상위 Level

TABLE : 1인 경우 LDT , 0인 경우 GDT

INDEX : Descriptor Table(LDT, GDT)의 8192개의 Segment Descriptor의 offset 위치를 지정하며, Processor는 인덱스 값에 8을 곱하고 그 결과를 Descriptor Table의 Base Address를 가산하여 대응 Descriptor를 찾는다.

2. 16-bit 일반 Register(AX, BX, CX, DX, BP, SI, DI, SP)

3. 16-bit IP, 16-bit Status Register(Flag Status Register, 머신 Status Register)

4. 16-bit Selector(TR, LDTR), 48-bit GDTR, IDTR

TR : GDT 내의 TSS(Task State Segment) Descriptor의 offset 위치주소 정보를 보유
LDTR : LDT의 Base Address(시작 주소)를 보유
GDTR : GDT의 Base Address(시작 주소)와 GDT의 크기 정보를 보유
IDTR : IDT의 Base Address와 IDT의 크기 정보를 보유

1.2.3 Mode 전환

CPU는 초기에는 Real-mode로 동작한다. Protected-mode 전환을 위해서는 다음의 절차들이 필요하다.
Protected-mode로의 전환 절차

Protected-mode로의 전환 전에 반드시 GDTR 및 IDTR Register가 초기화되어야 한다.

이후 LGDT, LIDT 명령을 이용하여 GDT, IDT을 생성한 다음, LMSW 명령으로 머신 Status Register의 PE를 1로 set하면, Protected-mode로 전환된다.

Protected-mode 전환직후, 사용자는 Intersegment(Far) Jump 명령을 수행하여 CS를 적재하고, Instruction Queue를 청소해야 한다.

또, 모든 Data 및 Code Selector를 초기화하여 Task가 Protected-mode에서 동작할 환경 준비를 완료한다.

Real-mode로의 전환 Reset만 가능.

1.2.4 Protected-mode

1. i80286 CPU의 Protected-mode

2. Segment Descriptor

Segment의 Base Address 위치, 크기(Limit), Privilege Level(특권) Control, Status 정보를 제공하는 자료구조로 Descriptor는 Compiler, 로더, 또는 O/S에 의해 생성되며, 응용Program에 의해서는 생성되지 않는다.

Segment Descriptor에는 Code 및 Data Segment Descriptor, System Segment Descriptor(GDT에 존재) 등이 있으며, 크기는 8바이트이며 그 구조는 다음 Fig-과 같다.
　


				Bit
0 0 0 0(reserved) 0 0 0 0				7
0 0 0 0(reserved) 0 0 0 0				6
P	DPL	S	TYPE	5
Segment Base(D16 - D23)				4
Segment Base(D8 - D15)				3
Segment Base(D0 - D7)				2
Segment Limit (D8 - D15)				1
Segment Limit (D0 - D7)				0
Fig- A.7 80286 Segment Descriptor 구조

3. GDT(Global Descriptor Table)

System(O/S)에 필요한 Code 및 Data Segment, Task Status Segment 등의 Descriptor 및 전역적으로 사용되는 Descriptor들의 Table

GDT Register(GDTR)는 GDT의 크기와 Base 정보를 보유한다.

Windows는 기동시에 GDT를 생성한다.

GDT에 있는 Segment Descriptor는 대부분 0(Ring-0)이어서 응용 Program이 접근할 수 없다.

Ring-0 Program만이 LGDT 명령을 통해 GDTR의 내용을 변경할 수 있으며 SGDT를 통해 GTR의 내용을 발견할 수 있다.

4. LDT(Local Descriptor Table)

주어진 응용 Program에 이용 가능한 Descriptor들의 Table

각 응용에 대해, 각각 다른 LDT을 할당하여 각 응용들을 서로 독립시켜 Multitasking이 가능하게 한다.

Memory 내에 LDT의 Base Address는 다음 정보로 얻어진다.

LDT의 Base Address 정보는 GDT 내의 LDT Descriptor에 존재한다.

GDT 내의 현재의 LDT Descriptor 위치 정보는 LDTR에 존재한다.

Windows-95/98는 각 가상 머신마다 독자의 LDT를 생성한다.

LLDT 명령은 LDTR Register를 적재하는 특권 명령이며, SLDT는 LDTR Register 내용을 읽는 명령이다.

5. IDT(Interrupt Descriptor Table)

256개의 Interrupt Handler의 논리 주소(Segment Selector와 Offset Address) 정보, 접근 권한 등의 정보를 갖는 Interrupt(Gate) Descriptor들의 Table

IDTR Register는 IDT의 크기와 Base Address를 포함한다.

IDT는 Processor Interrupt Handler를 지정하는 Gate(Gate)를 포함한다.

WindowsIDT는 Interrupt 0∼5Fh에 대한 entry만을 갖으며, 60h에서 FFh에 이르는 Interrupt는 INT명령을 수행하는 Software에 의해 발생될 수 있다.

6. TSS(Task State Segment) : Task 수행을 복귀시키는데 필요한 Processor Status정보를 포함한다.

7. TSS Descriptor : TSS의 Base Address와 크기 정보를 갖으며, GDT에 위치한다.

8. TR : GDT 내에 TSS Descriptor offset 위치 정보를 갖는 Selector

9. Gate Descriptor

다른 특권 Level의 실행가능 Segment 사이의 수행제어 전이를 위한 보호 제공을 위해 제공되며, 4종류의 Gate Descriptor가 있다.

Call Gates : 응용에서 System 함수 호출 등에 사용

Trap Gates : Software Interrupt나 예외 처리에 사용

Interrupt Gates : 주로 Hardware Interrupt 처리에 사용

Task Gates : Task 전환에 사용

1.2.5 Memory 구조

Protected-mode로 동작하는 경우에는 총 참조가능 주소 공간은 16MB(24bits)이며, Segmentation을 지원한다(Paging은 지원하지 않음).
Protected-mode Segmentation Memory 관리구조는 'Selector'와 'Physical Address' 사이에 'Segment Descriptor'를 이용한 간접방식이다.

Protected-mode에서 Segment는 그 Status 정보의 기술을 위해 Segment Descriptor 자료구조를 사용한다.
Protected-mode Segment 주소의 Base Address는 Segment Descriptor에 그 정보가 주어지며, offset은 Real-mode의 경우와 같이 IP, BP, BX, SP, SI, DI 등에 주어진다.
Offset이 모두 16-bit이므로 Protected-mode Segment의 크기는 Real-mode와 같이 64KB임을 알 수 있다.
Protected-mode에서의 논리주소는 Real-mode에서와 같이 'Selector와 offset'로 구성되며, Physical Address 생성은 다음과 같이 Segmentation 변환을 거친다.
- Selector의 값은 해당 Descriptor Table(GDT 또는 LDT)에서 해당 Segment Descriptor의 offset 위치를 지정한다. 각 해당 Segment Descriptor에는 'Segment Address' 정보를 보유한다.
- 'Segment Address'+'Offset Address'을 'Linear Address'라 하는데, Paging이 지원되면 실제 Physical Address 계산을 위해 이 Linear Address는 다시 주소 변환을 갖는데, 80286에서는 따로 Paging을 지원하지 않으므로 바로 이 Linear Address가 Physical Address가 된다.
이와 같은 Selector와 Physical Address 사이의 간접계층(Segment Descriptor)의 이용은 Multitasking에서 필요한 '이동가능 Memory'와 'Memory 보호'의 구현을 용이하게 한다.

1.2.6 Interrupt와 예외

Interrupt는 Hardware Interrupt, Software Interrupt, Processor 예외로 분류된다.
- Hardware Interrupt는 I/O 장치에서 발생하며 PC에서 PIC(Programmable Interrupt Controller)chip에 Interrupt 요청(IRQ)을 발생함으로써 이루어진다. NMI(Non Maskable Interrupt)도 여기에 포함된다.
- Processor 예외는 Processor가 예외상황(Page fault, General Protection Fault 등)을 인식했을 때 발생한다.
- Software Interrupt는 Program이 INT 명령 수행시에 발생
Interupt Descriptor Table(IDT)은 예외나 Interrupt Vector를 예외나 Interrupt 처리기에 대한 Descriptor와 연관시키는 자료구조이다.
IDT는 Gate 라고 하는 특별한 타입의 Descriptor로 구성된다.
Interrupt나 예외 발생시에, 종류에 상관없이 현재 수행중인 Program의 Context를 Stack에 저장하고 IDT의 Gate entry에 의해 지정되는 Handler로 수행이 전환된다.
Interrupt Handler가 Interrupt를 당한 현재 Program과 특권Level이 같은 경우, Processor는 Flag와 현재의 IP(Instruction Pointer)를 현재의 Stack에 저장하고 Handler로 제어권을 이양하며, Handler는 IRET(IRETD)를 수행하여 Interrupt 당한 주소로 복귀한다.
Interrupt Handler가 Ring-0이며, Interrupt 당한 현재 Program이 링 3 인 경우, Processor는 TSS(Task State Segment)를 조사하여 TSS에 지정된 Ring-0 Stack Pointer를 통해 현재의 Context(SS, ESP, EFLAGS, CS, EIP)을 저장한다. Interrupt 복귀시(IRETD 수행시), Processor는 저장된 Context를 복원한다.
Gate는 Segment를 기술하는 Descriptor(Segment Address 정보와 크기 정보 field를 갖는)가 아니며, 대신 Selector와 offset 정보, 특권 Level을 갖는다(Fig- A.9 참조).
Interrupt Gate는 주로 Hardware Interrupt에 사용되며, 트랩Gate는 Software Interrupt와 예외에 사용된다.
IDT의 Gate에는 Interrupt Gate와 트랩 Gate가 있으며, 둘 사이의 차이점은 Interrupt Gate는 Processor가 Handler를 호출하기 전에 Interrupt Flag를 clear시키고 다른 Interrupt를 금지시킨다
예외 가운데, Handler에 의해 예외 초래 상황이 정정되어 다시 예외가 초래된 명령이 다시 수행되는 예외를 보통 fault(Fault)라 한다.
O/S는 보통 Segment fault와 Page fault 등을 가상 Memory 구현에 이용한다.
Interrupt나 예외 발생시의 Interrupt Handler 호출 절차는 다음 그림A.10을 참조하라.
Interrupt를 이용한 Task 전환은 Fig- A.11을 참조

1.2.7 Protection Mechanism

1. 보호는 한 Task가 다른 Task의 Data나 명령을 침해하는 것을 막아 신뢰성 있는 Multitasking이 가능하게 한다.

2. Program 개발도중에는 Program 버그에 대한 보다 분명한 Fig-을 제공할 수 있으며, 엔드유저 Program에서는 Program이 실패하는 경우라도 그 영향이 다른 Program에 전파되지 않게 한다.

보호는 Segment와 Page 모두에 적용될 수 있는데, i80286은 Paging을 지원하지 않으므로 Segment Level에서의 보호 mechanism만 있다.

3. Memory 참조시에 Memory 사이클이 시작되기 전에 보호가 만족되는 지가 확인되며, 보호 점검은 주소변환과 동시에 수행되므로 성능의 열화는 없다.

4. 보호 점검에는 다음이 있다.

타입체크

Limit 체크

주소참조가 가능한 영역의 제한

Procedure entry 포인트의 제한

명령set의 제한

5. 보호 점검 위반시에는 fault(Fault)가 발생된다.

6. 타입 검사

타입field에는 쓰기 가능, 읽기 가능 등이 있다.

타입검사는 프로그래머에 의해 의도된 방법과 다르게 Segment를 사용하려는 Program의 에러를 감지하며 막는다.

7. Limit 검사 : Segment Descriptor의 Limit field는 Program이 Segment 밖으로 주소 지정하는 것으로 막는다.

8. 특권 Level(Privilege Levels) 검사

특권 Level은 0, 1, 2, 3의 4Level이 있으며, Level이 낮을수록 특권이 높다.

현재의 CS Segment Selector의 하위 2bits의 RPL을 CPL(Current Privilege Level)이라 하며, CPL은 제어가 다른 특권Level을 갖는 Code Segment로 전이되는 경우 바뀐다.

Segment Descriptor에는 DPL(Descriptor Privilege Level) field가 있으며, 이는 해당 Segment에 적용되는 특권Level이다.

Segment Selector에는 RPL(Requester Privilege Level) field가 존재하며, 이는 Selector를 생산한 프로시저의 특권Level을 나타낸다. 만약, 더 높은 특권Level Program이 더 낮은 특권 Level Program으로부터 Selector를 받으면, RPL은 더 낮은 Level로 Memory 접근이 이루어지게 한다.

Program이 자기(CPL)보다 특권Level이 높은 Code나 Data Segment를 접근하려 할 때, General-Protection Fault가 발생한다. O/S는 자기가 관리하는 Code와 Data의 DPL을 0으로 하면, 응용은 O/S Data를 접근할 수 없으며, O/S System 함수를 호출할 수 없다.

O/S는 응용에게 제어된 System 진입점을 제공하기 위해, Call Gate(GDT 또는 LDT에 위치)라는 구조를 사용한다.

Call Gate 에는 목적 Segment Descriptor가 있는 것이 아니고, 이를 인덱싱하는 Selector와 offset 정보와 Call Gate의 DPL 정보를 갖고 있다.

Call Gate를 사용한 경우, 다음의 규칙이 만족되면, GeneralProtection Fault가 발생하지 않는다.

Gate의 DPL이 CPL과 같고, 목적 Code Segment의 RPL이 CPL보다 높다.

9. Protected-mode에서의 명령 set의 제한

LGDT, LLDT, LIDT., LMSW, HALT 등은 특권Level이 0인 DPL 에게만 허락된다.

STI/CLI 및 I/O 장치 접근(IN, OUT 및 파생 명령) 등의 명령 수행은 CPL이 IOPL(Protected-mode Flag Register에 위치)보다 높거나 같을 때(즉, CPL의 값이 IOPL 값보다 낮거나 같을 때) 수행된다.

만약 IOPL이 CPL보다 높을 때에는, TSS의 I/O 허용 map(Permission Map)이 조사되어 해당 I/O 포트의 -bit가 clear(=0) 되어 있으면, 그 포트로 입출력 명령 수행이 가능하다.

1.2.8 Windows-3.x의 Memory map

1-3. Intel i386 Microprocessor의 Protected-mode 및 Virtual-86 Mode(VM-86)

1-3.1 개요

32-bit Address Bus, Data Bus를 갖는 32-bit Processor로 Real-mode, Protected-mode, Virtual 86-mode(이하 VM-86)의 3가지 -mode가 있다.
Real-mode는 i8086/i8088과 (하방)호환되며, 32-bit Register 조작, 확장된 Real-mode 명령을 더 지원한다.
Protected-mode는 4GB(32 bits) 주소 공간을 갖으며, Segment Memory 뿐만 아니라 Flat Memory도 지원한다. Segment 크기는 최대 4GB이며, 마찬가지로 Flat Memory 크기도 최대 4GB이다. 또한 가상 Memory 지원으로 Paging을 추가 지원한다. VM-86는 O/S가 여러 Real-mode 응용을 수행할 수 있도록 하기 위해 특별히 고안됐다(사실상 Windows를 위해).
VM-86는 Real-mode와 동작이 유사하나 VM-86 응용들이 서로 방해되지 않도록 하기 위해 몇 가지 다른 mechanism이 지원된다.
- Paging 허용
- 각 VM-86 응용에 따른 각각의 I/O 포트 접근 허용의 제어가 가능
- Interrupt Flag에 영향을 미치는 명령의 트랩이 가능

1-3.2 Real-mode

1. Real-mode Processor 구조

2. 확장된 리얼 -mode 명령

PUSH, PUSHA : Stack에 저장, 모든 General Register를 Stack에 저장

POPA : Stack에 저장된 모든 General Register 복귀

IMUL : 정수 곱셈

INS, OUTS : 스트링 입출력

ENTER, LEAVE : Procedure로의 진입, 퇴출

BOUND

1-3.3 Protected-mode의 이해

i386 이상의 Processor의 Protected-mode가 286 Processor의 Protected-mode에 비해 크게 다른점은 다음과 같다.
- Segmentation 뿐만 아니라 Paging 지원
- Address Bus 가 32-bit여서, Segment의 크기가 최대 4GB까지이며, Flat Memory도 지원한다.

1-3.4 Protected-mode Software 구조

1-3.4.1 Protected-mode의 Processor Model

각 Register에 대한 보다 자세한 설명은 부록 참조를 참조. 여기서는 System Flag Register, Control Register 등에 대해 좀 더 상술한다.

System Flag Register인 EFLAGS Register의 System Flag는 I/O, Maskable Interrupts, Debugging, Task 전환, VM-86 등을 제어한다.

System Flag Status의 변경 등의 조작은 엄격히 제한되며, 어길 경우 예외(Exception가 발생된다.

VM(VM-86, bit 17) : set시에 Virtual-86-mode로 동작

IOPL(I/O Privilege Level, bits 12 and 13) : 보호 mechanism에 의해 I/O 주소공간의 접근을 제어하는데 사용된다.

IF(Interrupt-Enable Flag, bit 9) : IF Flag set시에 Maskable Interrupts (INTR Interrupts)를 받아들일 수 있으며, clear 되는 경우 INTR Interrupts는 받아들여지지 않는다. NMI와 Software Interrupt, 예외에는 영향을 미치지 않는다.

1-3.4.2 Control Register

32 bits의 4개의 Register(CR0, CR1, CR2, CR3)로 구성

Control Register는 Ring-0 Program만 접근 가능하다.
Control Register의 적재 또는 변경은 Ring-0 Program만으로 제한되나, 읽는 것은 응용 Program에 허용이 가능하다.
CR0 Register는 System Control Flag(하위 5-bit)를 포함하며, 이 하위 5-bit는 MSW(Machine Status Word)를 구성한다. CR0의 내용중 중요부분은 다음과 같다.
PG(Paging, bit 31) : set시(PG=1), Paging Memory 관리가 지원된다.
- Paging Memory 관리가 사용되는 경우, Paging fault시에 CR2는 예외를 초래한 32-bit Linear Address(Linear Address)를 보유한다.
- Paging Memory 관리가 사용되는 경우, CR3는 Page Address Table(Page Directory) 정보를 제공한다.
TS(Task Switched, bit 3) : 매 Task 전환시마다, TS-bit가 set됨, Software로 clear가 될 수 있다.
PE(Protection Enable, bit 0) : set시(PE=1)에는 Protected-mode로 동작된다.
　
Test Register
- System 구조의 공식적인 부분은 아니나, TLB(Translation Lookaside Buffer)와 Cache를 테스팅하는데 제공되는 구현 의존적 지원구조이다.

Debugging Register (Debugging Register)

386 Processor는 8개의 Debugging Register를 갖는다.

DR0∼DR3은 Breakpoint 주소를 갖는다.

나머지 Debugging Register는 Processor가 Debugging 예외를 어떻게 발생하느냐를 제어한다.

GDT, LDT, IDT : 80286의 경우와 동일

1-3.5 Interrupts

Protected-mode Interrupt 처리는 80286의 경우와 동일하다.

VM-86에서 Interrupt 발생시에는 Ring-0 Stack에 GS, FS, DS, ES 등의 내용을 저장하고 이들 Segment Register 내용을 모두 0으로 set한다. SS:ESP, EFLAGS, CS:EIP를 Ring-0 Stack에 저장한다.

1-3.6 Windows-95/98의 Interrupt 처리

Real-mode BIOS는 PIC를 IRQ 0h에서 7h는 Interrupt Vector 8h에서 Fh로, IRQ 8h에서 Fh는 Interrupt Vector 70h에서 77h로 Program 하였기 때문에 IRQ 5의 Interrupt Handler는 Hardware Interrupt 때문인지, 아니면 Processor 발생 General Protection Fault 때문인지를 판별하기 어렵다.

Windows는 IRQ 0h에서 Fh를 Interrupt Vector 50h에서 5Fh로 할당하였기 때문에 Real-mode와 같은 Interrupt 원인 혼동을 피할 수 있다.

IRQ 0Ch(보통 Bus마우스 Interrupt)와 NetBIOS Interrupt 모두 INT 5Ch로 나타나는데, 이 경우, Windows는 IDT Gate에 연관된 특권 Level을 사용하여 Program이 INT 5Ch를 사용할 때 GP fault를 발생시켜 NetBIOS로 제어권 이양이 가능하게 함으로써 Interrupt 원인 혼동을 피한다.

1-3.7 Protected-mode Memory 관리

Memory 관리는 Segmentation과 Paging으로 구성된다.

Segmentation Hardware는 논리주소를 연속되고, Segment 되지 않은 주소공간인 Linear Address(Linear Address)로 변환하며, Paging이 없는 경우에 이 Linear Address가 곧바로 Physical Address가 되며, Paging이 사용되는 경우, Paging Hardware가 Linear Address를 Physical Address로 변환한다.

Paging

크고 분할되어 있지 않은(Unsegmented) 주소공간을 작고 단편화된(Fragmented) 주소공간(Page)과 어떤 디스크 공간(Swap space)을 이용하여 시뮬레이션 하는데 사용되는 Memory 관리 mechanism이다.

80386 이상이 지원하는 Page크기는 4K bytes이다.

Program이 디스크에 있는 Page를 참조하려 할 때, 예외(Page Fault)가 발생되며, 이 때, 해당 Page를 디스크에서 Memory로 적재하고, 물리적 주소로 mapping이 이루어 진 후에, 예외를 발생시킨 명령이 다시 수행(Instruction Restart)된다.

16-bit Program의 경우, Segment의 크기가 64K 이내이므로, Paging을 사용하지 않고 전체 Segment를 swapping 하는게 효율적이다.

1-3.8 Flat Model

Flat Model에서는 CS, DS, SS, ES의 모든 Segment가 같은 주소 공간( 4GB)으로 mapping되어 모두 같은 Base Address를 가지며, Segment의 offset이 Code 영역이냐, Data 영역이냐를 나타낸다.

Flat Model을 위해 적어도 두 개의 Segment Descriptor가 필요하다. 하나는 Code 참조를 위해, 다른 하나는 Data 참조를 위해, 두 개의 Segment Descriptor는 같은 Base Address를 갖는다.

사실상 한 Segment밖에 존재하지 안으므로 어떤 타입의 Memory 참조도 임의 타입의 Data 접근을 허용한다.

1-3.9 Multi-Segment Model

각 Program은 한번에 6개까지 Segment(CS, DS, SS, ES, FS, GS)가 사용될 수 있으며, 각 Segment Descriptor의 Table이 주어진다.

각 Segment는 독립적이며, 보호되며, Segment의 Limit(4Gbytes까지 가능)를 넘는 Memory 참조시에는 General-Protection이 발생한다.

　

1-3.10 Segment Translation

Segment의 논리 주소는 16bit Segment Selector와 32bit offset으로 구성되며, 논리주소는 Segment의 Base Address에 Offset Address를 더하여 Linear Address로 전환된다. 286의 경우와 mechanism은 동일하다.

16bit Segment Selector는 해당 Segment Selector Register (CS, DS, SS, ES, FS, GS)의 내용을 말하며, 32bit offset은 사용자 접근 가능 Register(EIP, EAX, EBX, ECX, EDX, ESP, EBP, ESI, EDI)에 그 정보가 보유되며, Code Segment의 경우는 EIP가 offset이 된다.

Segment의 Base Address는 Segment Selector가 지정하는 LDT 또는 GDT 내의 Segment Descriptor에 기술된다.

Segment Descriptor

i286 Segment Descriptor에서 예약된 상위 2바이트의 형식이 추가 결정된 점 외에 i286과 동일하다.


						Bit
Segment Base(D24 - D31)						7
G	X(*)	0	AVL	Segment Limit(D16-D19)		6
P	DPL		S	TYPE	A	5
Segment Base(D16 - D23)						4
Segment Base(D8 - D15)						3
Segment Base(D0 - D7)						2
Segment Limit(D8 - D15)						1
Segment Limit(D0 - D7)						0
Fig- A.20(a) 80386 Segment Descriptor 구조

1-3.11 Paging 주소 변환 mechanism

Paging mechanism은 Segmentation을 통해 변환된 Linear Address를 3부분으로 구성된 것으로 처리한다.

'Offset'은 해당 Page내의 Offset Address를 나타낸다. offset은 크기가 12 bits임으로 Page의 크기가 4K 이다.

Page Table 구성은 두 단계로 되어 있으며, 첫단계는 Page Address Table(Page Directory), 다음 단계는 PageTable로 구성된다. Page Address Table의 Base Address는 CR3 Control Register의 PDBR(Page Directory Base Register)에 기록되어 있다.

'Directory'는 Page Address Table에서 해당 Page Table의 Base Address가 들어 있는 Page Address Table entry를 가리키는 Offset Address가 기록되어 있다.

'Table'에는 Page Table 내에 해당 Page의 Base Address가 들어 있는 Page Table entry를 가리키는 Offset Address가 기록되어 있다.

Page Address Table 및 Page Table의 entry의 형식은 Page Address Table의 경우, Dirty bit를 가지지 않는다는 점을 제외하고는 동일하다. 그 형식은 다음과 같다.

i386에서는 PCD와 PWT가 각각 0으로 set되어 있다.

P : Memory 내에 Page 존재

U/S : 1로 set된 경우, 사용자 -mode이며, 이는 Segmentation Model의 Protection Level 3과 같고, 0으로 set된 경우, Supervisor-mode이며, Segmentation Model의 Protection Level 0, 1, 2 이며 O/S 에 할당된다.

A, D : 'A' bit는 Page 또는 Page Table이 읽혔거나 쓰인 경우에 이를 보고하기 위해 사용되며, 'D' bit는 Page의 쓰기가 이루어진 경우를 보고하기 위해 사용된다.

2. Paging 주소 변환 mechanism은 다음과 같다.

3. Translation Lookaside Buffer에는 최근 사용된 Page Table entry들이 Cache 되어 있다(32개까지 가능).

1-3.12 Combining Segment and Page Translation

1- Segmentation과 Paging이 결합된 주소 변환 mechanism은 다음 Fig-과 같이 정리된다.

일반적으로 Page와 Segment의 경계가 일치하지 않는다. 즉, 한 Page 내에 한 Segment의 끝과 다른 Segment의 시작이 존재할 수 있으며, 마찬가지로 한 Segment는 한 Page의 끝과 다른 Page의 시작을 포함할 수 있다.
그러나, Page와 Segment의 경계가 일치하는 경우에 Memory 관리가 보다 쉬울 수 있다.
Paging과 Segmentation을 결합하는 방법 중 간단한 것은 각 Segment 당 PageTable을 만드는 것이다.

1-3.13 Protected-mode Multitasking 구조

Task 전환은 Interrupt, 예외, jump 또는 call에 의해 이루어지며, 이 명령이 Descriptor Table의 해당 entry에 의해 지정된 목적 주소로 다음 Task가 불리워진다.
Task 전환 관련 Descriptor는 Task State Segment Descriptor와 Task Gates의 두 종류가 있으며, 수행이 이들에 전달되면 Task 전환이 이루어진다.
Task 전환은 Procedure 콜과 유사하나 더 많은 Status정보를 저장한다. Procedure 콜은 General Registers(EAX, EBX, ECX, EDX, EBP, ESP, ESI, EDI)와 EIP Register 내용을 Stack에 저장한다.
Task 전환은 새로운 Task 수행환경으로 전이된다. 이는 EFLAGS Register를 포함한 거의 모든 Register의 내용을 Task Status Segment(Task State Segment)라는 Memory 내의 자료구조에 저장한다. Task는 Procedure와 달리 재진입(Reentrant)이 허용되지 않는다.
다음의 4가지 경우에, Task 전환이 가능하다.
- 현재의 Task가 다른 Task의 TSS Descriptor로의 JMP 또는 CALL 명령 수행시
- 현재의 Task가 Task Gate로의 JMP 또는 CALL 명령 수행시
- Interrupt나 예외가 IDT에 있는 Task Gate를 참조할 때. 만약 예외나 Interrupt가 IDT의 Interrupt Gate나 트랩 Gate를 참조하는 경우에는 Task 전환은 없다.
- NT Flag가 set된 경우, 현재 Task가 IRET를 수행하는 경우
Task 전환시 이루어지는 작업 내용은 다음과 같다.
- Task 전환 허용이 가능한지 체크.
- 에러 발생 유발 명령 실행 시에 변경된 Status 저장
- 현재 Task Status(Processor Register Status들) 저장
- TR Register 적재, 새 Task의 Busy bit set, CR0 Register의 TS-bit set. TS-bit는 코Processor의 내용이 현재 Task와는 다를 수 있다는 것을 나타낸다.
- TSS로부터 새 Task의 Status 적재 및 수행 시작

1-3.14 Multitasking 지원 자료구조

Task State Segment

Task 수행을 복귀시키는데 필요한 Processor Status정보를 포함한다.

TSS의 형식은 다음과 같다.

TSS field는 크게 Task 전환시마다 개선되는 동적 부분과 고정 부분으로 분류된다.

2. TSS Descriptor

TSS Descriptor로의 접근하는 Procedure는 Task 전환을 이룬다.

TSS Descriptor는 GDT에 존재하면, 그 형식은 다음과 같다.

3. Task Register

TR(Task Register)은 현재 TSS를 발견하는데 사용하는 것으로, GDT 내의 TSS Descriptor 위치정보를 보유한다.

4. Task Gate Descriptor

Task Gate Descriptor는 Task의 간접적이며 보호된 참조 제공하며, LDT 또는 IDT에 존재하며, 그 형식은 다음과 같다.

Task Gate로의 Jump나 Call을 통해 간접적으로 Task 전환을 이룰 수 있으며, 이 경우의 mechanism은 다음 Fig-과 같다.

Interrupt나 예외가 Task 전환을 유도할 필요가 있으며, 이 경우 IDT 내에 Task Gate를 사용함으로써 Task 전환을 유도할 수 있다.

5 Task Address Space

TSS의 LDT Selector와 PDBR(CR3) field가 각각의 Task에 각각의 LST와 Page Table을 제공하는데 사용될 수 있다.

여러 Task가 같은 LDT을 사용할 수도 있다.

Task 주소 공간의 공유는 다음 Fig-을 참조하라.

Microsoft (R) Macro Assembler Version 5.104/10/2

1 PAGE 120,200
2
3                             .386P
4                             ; REF : The Intel Microprocessor P633
5
6 0000                        DATA     Segment AT0000H
7 0000                                 ORG    0000H
8                             ;===============================================
9                             ; First 32bit Interrupt Table
10                             ;-----------------------------------------------
11 0100                                 ORG    0100H
12
13                             ;===============================================
14                             ; Global Segment Descriptor
15                             ;-----------------------------------------------
16                             ; GDT
17 0100 0000000000000000                DES0DQ0                                ; Null Descriptor
18
19                             ;===============================================
20                             ; Code Segment Descriptor
21                             ;-----------------------------------------------
22 0108 FFFF                    DES1:   DW     0FFFFH                          ; Limit 4GB
23 010A 0000                            DW     0                               ; Base Address = 0000000H
24 010C 00                              DB     0
25 010D 9E                              DB     10011110B                       ; 9EH Code Segment
26 010E 8F                              DB     8FH                             ; G=1
27 010F 00                              DB     0
28                             ;===============================================
29                             ; Data Segment Descriptor
30                             ;-----------------------------------------------
31 0110 FFFF                    DES2:   DW     0FFFFH                          ; Limit 4GB
32 0112 0000                            DW     0                               ; Base Address = 0000000H
33 0114 00                              DB     0
34 0115 92                              DB     10010010B                       ; 92H Data Segment
35 0116 8F                              DB     8FH                             ; G=1
36 0117 00                              DB     0
37                             ;===============================================
38                             ; IDT Table Data
39                             ;-----------------------------------------------
0
1 0118 00FF                    IDT      DW      0FFH                           ; Set Limit to FFH
2 011A 0000000000000000                 DQ      0                              ; Base Address 0H
43
44                             ;===============================================
45                             ; GDT Table Data
46                             ;-----------------------------------------------
47
48 0122 0017                    GDT     DW      017H                           ; Set Limit to 17H
49 0124 0001000000000000                DQ      100H                           ; Base Address 100H
50 012C                         DATA    ENDS
51
52                             ;===============================================
53
54                             ;-----------------------------------------------
55 0000                         CODE    Segment USE16
56                              Assume  CS:CODE, DS:DATA
57 0000 B8 ---- R               START:  MOV    AX,DATA                         ; Load DS
58 0003 8E D8                           MOV    DS,AX
59 0005 67| 0F 01 1D 00000118           LIDT   fword ptr IDT                   ; Load IDTR
60 R
61 000D 67| 0F 01 15 00000122           LGDT   fword ptr GDT                   ; Load GDTR
62 R
63 0015 0F 20 C0                        MOV    EAX, CR0
64 0018 0C 01                           OR     AL,1                            ; Set PE
65 001A 0F 22 C0                        MOV    CR0, EAX
66 001D EB 01 90                        JMP    START1                          ; Near jump
67 0020                          START1:
68 0020 B8 0010                         MOV    AX,10H                          ; Selector 2
69 0023 8E D8                           MOV    DS,AX
70 0025 8E C0                           MOV    ES,AX
71 0027 8E D0                           MOV    SS,AX
72 0029 8E E0                           MOV    FS,AX
73 002B 8E E8                           MOV    GS,AX
74 002D 66| BC FFFFFFFF                 MOV    ESP,0FFFFFFFFH
75
76 0033                                 CODE   ENDS
77                                      END    START
 Microsoft (R) Macro Assembler Version 5.104/10/2                
Symbols-1                                                      
                                                                
                                                                
Segments and Groups:                                            
                                                                
N a m e Size LengthAlign Combine Class                         
                                                                
CODE . . . . . . . . . . . . . . 16 Bit   0033  PARA NONE       
DATA . . . . . . . . . . . . . . 32 Bit   012C  AT0000          
                                                                
Symbols:                                                        
                                                                
N a m e                         Type     Value Attr            
                                                                
DES0 . . . . . . . . . . . . . . L QWORD  0100  DATA            
DES1 . . . . . . . . . . . . . . L NEAR   0108  DATA            
DES2 . . . . . . . . . . . . . . L NEAR   0110  DATA            
GDT  . . . . . . . . . . . . . . L WORD   0122  DATA            
ID T . . . . . . . . . . . . . . L WORD   0118  DATA            
START  . . . . . . . . . . . . . L NEAR   0000  CODE            
START1 . . . . . . . . . . . . . L NEAR   0020  CODE            
                                                                
@CPU . . . . . . . . . . . . . .   TEXT   3471                  
@FILENAME  . . . . . . . . . . .   TEXT   protect               
@VERSION . . . . . . . . . . . .   TEXT   510

1-4. VM-86(VM-86)

1. Overview

Virtual-i8086(이하 V86) Task의 목적은 i8086 Processor를 위해 쓰여진 Program을 실행시키기 위해 "Virtual Machine(가상머신)"을 생성하는 것이다.
완전한 가상머신은 Hardware와 System Software로 구성되며, i8086 Processor의 emulation 기능은 다음과 같은 방법으로 Hardware를 사용하는 Software(V86 monitor)의 결과로 이루어진다.
- Hardware는 Register의 가상셋트(Virtual Set)(TSS를 통해)와 가상 Memory 공간(Task 선형공간의 첫 1MBytes)을 제공하며, 이러한 Register와 주소공간을 다루는 모든 명령을 직접 수행한다.
- Software는 가상 머신의 외부 Interface(I/O, Interrupt, 예외)를 보다 큰 환경과 일관된 방법으로 제어한다. I/O의 경우, Software는 I/O 명령을 emulate하거나 Hardware가 직접 Software의 개입 없이 수행하도록 한다.
Processor는 EFLAGS Register의 VM-bit가 set된 경우, VM-86로 동작한다.
VM-86로의 진입은 VM Flag set으로 이루어지는데, 다음의 2가지 경우다.
- Task 전환시 EFLAGS가 새 Task의 TSS로부터 새로 적재되는데, 이때 VM Flag가 set된 경우
- Procedure로부터 IRET는 Stack으로부터 EFLAGS Register가 적재된다. 이 때, VM Flag가 set된 경우. IRET 명령수행시 CPL은 0이어야 한다.
Processor는 다음의 두 가지 경우에 이 VM-bit를 검사한다.
- Segment Register가 적재될 때, i8086타입의 주소변환을 사용해야 하는가를 알고자 하기 위하여
- 명령을 해석할 때, 어떤 명령이 IOPL(EFLAGS에 존재)에 영향을 받는지, 또한 어떤 명령이 지원되지 않는지를 결정하기 위해
VM-86에서 사용 가능한 Register는 i8086에서 정의된 Register와 FS, GS, Debug Register, Control Register, 테스터 Register 등이 있다. 이러한 Register에 사용되는 명령도 지원한다.
VM-86로 동작하는 Program은 i8086 이후 도입된 응용Program 지향의 새로운 명령들을 이용할 수 있다.

2. VM-86의 Memory 관리

VM-86의 주소 지정은 기본적으로 Real-mode와 Paging의 결합으로 이루어진다.

VM-86의 논리주소는 Real-mode와 같이 Segment와 offset으로 구성되며, Segment의 값이 왼쪽으로 4-bit 이동된 값에 offset 값을 더해 나온 값이 Linear Address가 된다. Real-mode에서는 이 Linear Address가 바로 Physical Address가 되나, VM-86에서는 Paging을 이용해 이 Linear Address가 Physical Address로 변환된다.

Paging fault 발생시에 VM-86는 Ring-0의 Protected-mode로 자동 변환되어 Protected-mode에서와 같은 Page fault Handler가 처리한다.

3. VM-86의 Interrupt 처리

Interrupt나 예외가 발생시에 VM-86에서의 Protected-mode로 전환이 이루어지는데 다음의 2가지 경우이다.

Interrupt나 예외발생이 Task 전환을 초래하여, 이때 적재되는 TSS의 EFLAGS의 VM field가 clear 된 경우

Interrupt나 예외가 특권Level 0 인 Procedure를 호출하는 경우.

VM-86에서 Interrupt 발생 시에는 Ring-0 Stack에 GS, FS, DS, ES 등의 내용을 저장하고 이들 Segment Register 내용을 모두 0으로 set한다. 이후 SS, ESP, EFLAGS, CS, EIP를 Ring-0 Stack에 저장한다.

4. V86 -mode I/O Interface

VM-86에서 I/O 주소 공간 참조시 IOPL이 점검되지 않으며, 다만 I/O Permission Bit Map만 점검된다.

따라서, 이 경우 I/O 허용-bit map의 설계로 예외를 발생시켜, I/O 주소공간의 가상화가 가능하다.

Memory map드 I/O에서는 Paging mechanism으로 I/O 제어를 수행한다.

각 Task의 Linear Address 공간을 각기 다른 Physical Address 공간으로 mapping하여 각 Task의 I/O 작업을 분리할 수 있다.

각 Task의 Linear Address 공간을 존재하지 않는 Page로 mapping 시켜, Page fault를 발생시켜 I/O를 가상화 할 수 있다.

5. V86 Task의 구조

V86 Task는 i8086 Program과 Intel Processor(386 이상) 고유 Code인 Virtual-Machine Monitor로 구성되며, 이 V86 Task는 TSS로 표현되어야 한다.

Processor는 i8086 Program을 수행하기 위해 VM-86 Status로 동작하다가 monitor나 다른 Task를 수행하기 위해 Protected-mode로 복귀한다.

VM-86로 수행되기 위해, i8086 Program은 V86 Monitor와 OS System service가 필요하다.

V86 Monitor는 특권 Level 0으로 수행되는 Protected-mode Code이며, 이 Code의 Code Segment Descriptor는 GDT나 Task의 LDT에 위치하여야만 한다. Monitor에게는 1Mbyte 이상의 공간 또한 주소지정(Addressing)이 가능하며, monitor는 Interrupt Vector Table이 i8086 Program의 다른 부분 검사를 위해 Data Segment Descriptor 또한 필요하다.

Paging은 단일 V86 Task에는 불필요하나 다음의 경우에는 필요하다.

다중 V86 Task 생성시. 이 경우, Linear Address공간의 하위 1MB의 주소를 갖는 V86 Task의 주소 공간을 각기 다른 Physical Address공간으로 변환해야 하기 때문에 Paging이 필요하다.

Address Wraparound를 emulate할 때.

Physical Address 공간보다 큰 가상 주소 공간을 생성할 필요가 있을 때

Multitasking 되는 여러 개의 i8086 Program에 공통인 i8086 OS

ROM Code를 공유할 때.

Memory mapping 된 I/O Device에 대한 참조를 Redirection하거나 Trapping할 때.

Reference

Pentium Processors - Manuals, Intel Corporation
Introduction to Protected Mode, Yariv Kaplan
Real-Mode Memory Management, Yariv Kaplan
Protected-Mode Memory Management, Yariv Kaplan
Interrupts and Exceptions, Yariv Kaplan
Real-Mode Memory Management
Real-Mode Memory Management
Protected-Mode Memory Management
Protected-Mode Memory Management
Protected-Mode Memory Management
Protected-Mode Memory Management
Protected-Mode Memory Management
Protected-Mode Memory Management

http://raptor.springnote.com/pages/420655